脚本宝典收集整理的这篇文章主要介绍了小芯片chiplet UCIe技术，脚本宝典觉得挺不错的，现在分享给大家，也给大家做个参考。

小芯片chiplet UCIe技术

为什么中国必须有自主的“小芯片”标准？

2022年3月，Chiplet俨然成为巨头拥趸的焦点。3月2日，英特尔、AMD、Arm、台积电、三星、日月光、高通、微软、谷歌云、Meta十家巨头联合，发起一项瞄准chiplet的新互连标准UCIe。仅隔一周，苹果又甩出了一个性能爆表的顶级电脑芯片M1 Ultra，其中将两枚M1 Max芯片“粘连”而成的“胶水”封装大法，同样属于chiplet技术范畴。这两起事件，直接将chiplet的热度推至高潮。

 

 ▲苹果Chiplet专利与M1 Ultra芯片（参考专利US 20220013504A1）

值得注意的是，拥有顶级芯片设计水平的苹果，并未出现在UCIe标准的首发成员名单中，其M1 Ultra芯片的实现方式，也与UCIe不同，反倒与中国正在推进的chiplet标准在目的和功能上有些类似。标准的制定对于生态的扩张至为关键，但多位业内专家或资深人士告诉，UCIe标准对国内产业的价值还很模糊，尤其在全球科技“武器化”和美国政府提防中国科技崛起的地缘冲突背景下，这个新标准预计很难为国内厂商提供助力。

获悉，国内chiplet标准草案现已制订完毕，即将进入征求意见阶段，预计第一季度挂网公示和意见征集，第二季度完成技术验证计划制订，年底前完成技术验证，并完成标准文本的确定，进行初版标准的发布工作，首个版本发布即可用。

国内外标准存在哪些异同？这些标准的建立会怎样影响后摩尔时代芯片的发展格局？推进此类标准的建设，还需突破哪些障碍？

围绕这些问题，近日，与无锡芯光互连技术研究院院长、无锡芯光集成电路互连技术产业服务中心主任、中国计算机互连技术联盟秘书长、中科院计算所进行深入交流，解读chiplet标准建设背后的痛点、趋势与隐忧。芯谋研究分析师张先扬亦为本文贡献了有价值的行业观点。

 01.Chiplet：摩尔定律的“救星”

Chiplet是一个舶来词，因其后缀“-let”表示“小”，因此常被译为芯粒、小芯片。简单来说，能将采用不同制造商、不同制程工艺的各种功能芯片像搭乐高积木般进行组装，从而实现更高良率、更低成本。

 

 ▲部分集成电路互连技术种类示意图

2015年，Marvell创始人周秀文在ISSCC 2015上提出MoChi（模块化芯片）架构概念。随后，AMD率先将chiplet应用于商业产品中。

相比之下，英特尔切入这一技术方向的时间稍晚。2020年1月，英特尔加入由Linux基金会主办的美国CHIPS联盟，并免费提供了AIB互连总线接口许可，以支持chiplet生态系统的建设。但由于需使用英特尔自家的先进封装技术EMIB，AIB标准未能广泛普及。今年3月，英特尔又牵头发起一项chiplet新标准，即开篇提到的UCIe标准。

UCIe标准在封装的方式上更加多样化，比如支持标准的MCM封装方式，因而更易被采用。“从行业来说，UCIe的问世，意味着一个可以推广普及的、真正的chiplet标准到来了。”中国计算机互连技术联盟秘书长说。

值得注意的是，UCIe联盟的初始成员名单囊括了全球最顶级的芯片制造商英特尔、台积电、三星，最大芯片封测商日月光，以及AMD、Arm、高通等x86和Arm生态中实力领先的芯片设计企业。2021年1月，台积电总裁魏哲家在财报会议上透露：“对于包括SoIC、CoWoS等先进封装技术，观察到chiplet正成为一种行业趋势。台积电正与几位客户一起，使用chiplet架构进行3D封装研发。”能让昔日在某些领域互为竞争对手的巨头们此刻手挽手，足见chiplet的发展潜力不容小觑。

为什么chiplet势头渐盛？这与摩尔定律的放缓有密切关联。

按照摩尔定律，单靠芯片制造商工艺技术的迭代，每18个月，芯片性能就可以提升一倍。但近些年，由于摩尔定律放缓，3nm、2nm之后再如何往下走尚未可知，先进制程演进即将停滞。继续提升晶体管密度即便在技术上可行，也会带来巨额成本。当靠工艺提升性能遭逢瓶颈，单芯片设计的技术路线很难继续走下去，向基于chiplet的芯片设计技术转型，已经是许多芯片产业链头部玩家的共识。

 

 

 ▲随着先进制程演进，芯片设计成本飙升

相比单芯片设计，基于chiplet设计的芯片，可以进一步提升良率，降低成本，同时性能更强。一颗芯片上有不同功能的模块组件，如果全用最先进的技术节点来制造，成本会非常高。而多颗小芯片封装在一起，通过让不同功能的芯片模块分别选用合适的制程工艺，不仅可在技术方面实现各功能的最优化，合理利用先进工艺提升那些能够获益的芯片内容，也能进一步节约生产成本，提升所设计芯片的总体性价比。

除此之外，芯片面积越大，良品率越低。比如150mm²芯片的良品率有80%，到700mm²已经低至30%。Chiplet采用多颗小芯片组合的思路，以更小的裸片提升总体良率，可以带来更高的硅利用率和产能。

因此，芯片业已经不再只关注单裸片芯片，而是开始将多个裸片组成的单个芯片集成到系统中，并有越来越多的芯片公司投入相关研发。但随着基于chiplet的芯片品类逐渐多样，缺乏标准的问题逐渐变得棘手。

02.不仅要建立标准还必须建立国内原生标准

传统芯片设计阶段涉及的各种IP都有标准，所以厂商无需担心用起来无所依。但chiplet这个新兴技术领域中，可能会涉及到多家同时在做各种功能芯片的各类设计、互连、接口，如果没有统一的标准，市场和生态是做不大的。

于是英特尔振臂一挥，一呼百应，把芯片圈最有话语权的代工商、封测商、芯片设计龙头、云计算巨头聚到一起。

英特尔牵头这些标准的核心动力，是维护和丰富其生态系统的完整性。UCIe标准明确提出支持CXL和PCIe协议，而这两个互连协议均由英特尔提出和创建。

例如，PCIe是x86系统主要的IO总线标准，所有IO设备必须支持PCIe才能和X86 CPU相连。由于目前很多加速器芯片的计算能力，已经可以和主CPU相提并论，因此CXL在IO模式基础上，又新增了CXL.mem和CXL.cache的模式，以适应技术形势的发展。

值得注意的是，UCIe联盟的初始成员名单中，没有苹果、英伟达等芯片圈知名“狠角色”，也完全没有中国大陆厂商的身影。英伟达可能是因为其业务高毛利，对成本不敏感，暂时对chiplet这种设计方式不太感兴趣，再加上英伟达有自己的片间互连协议NVLink，与英特尔对数据中心场景的一些期望不一致，因此支持UCIe与否不是必须为之。而苹果上周最新发布的电脑芯片M1 Ultra，已是在chiplet方向上的一次成功尝试。

至于面向国内芯片企业，有一个问题值得商榷：UCIe标准的“开放”，究竟是何种程度的开放？

 

 

 

 ▲UCIe的介绍是一个开放的行业标准互连

 “认为的开放，应该是从标准的协议到参考实现都是开放的，但是看到英特尔所标榜的这些标准，从PCIe到CXL、AIB和UCIe，实现参考设计所需要的技术细节，都在标准协议中找不到的。”

曾向另一家更早开展chiplet互连标准制定的美国组织ODSA写邮件询问，还托以前的同事去交流，结果对方明确告知，该标准中很多涉及实现的技术细节是不能对中国开放的。

这与美国政府的“视同出口”规定有关，美国企业假如没有申请出口许可就将技术输向海外，哪怕只是在标准会议中的技术探讨，都属于违规。因此，在中美关系仍较为紧张的情况下，美国技术联盟如果贸然将大陆厂商拉进去，会承担法规方面的风险。

“标准有国界”的警钟三年前就敲响过。2019年5月，美国商务部宣布将华为列入实体清单，随后PCIe组织PCI-SIG曾短暂地停掉华为的会员资格。

再结合近期的俄乌战事，可以看到科技已经“武器化”，假如哪天美国政府再次升级技术出口管制措施，依赖国际标准的国内企业可能要吃些苦头。

UCIe的出现，代表着全球半导体产业已经进入到成熟的产业阶段。但UCIe是否具有持续的市场前景，主要看未来chiplet与高度集成的单片芯片是否会形成差异化的市场结构，这一点很像大家在讨论的ASIC和FPGA谁是最终归属的问题。

此外，UCIe产业联盟成员基本可形成一个小的产业生态闭环，这将进一步提高各产业环节的集中度，并巩固了龙头优势，是否会真正利好半导体产业的发展也是存疑的。“尤其需要注意到英特尔在美国半导体产业中扮演的敏感角色，在此特定背景下，不希望看到UCIe会成为政治化的工具。”他告诉。

张先扬认为，国内方面，要继续走好自己的路，在加速国产化替代的同时，做好应对一切冲击的准备，UCIe提供了一种可参考的产业平台机制，亦可以通过组建内部产业联盟的方式来优化产业分工，进一步加快国内产业发展，提高国内半导体产业对于冲击的耐受力。这是决定另起炉灶，在国内构建一套原生chiplet标准的初衷。

03.国内外chiplet标准有何异同？

2021年5月，中国计算机互连技术联盟（CCITA）在工信部立项了chiplet标准，即《小芯片接口总线技术要求》，由中科院计算所、工信部电子四院和国内多个芯片厂商合作展开标准制定工作。目前，该标准的第一版草案已经完成，按照流程即将于第一季度在工信部中国电子技术标准化协会网站上挂网征求意见。

值得注意的是，UCIe第一版在2022年1月份发布，与国内chiplet标准开始制订的时间大致相近。

为什么UCIe不能帮助国家的芯片企业解决关键技术问题？要回答这个问题，需从协议本身来看。UCIe支持标准封装、先进封装，其中标准封装属于入门级，只能用在不追求高性能的芯片中，列出的英特尔EMIB、台积电CoWoS、日月光FoCoS-B三种先进封装方式，大陆工厂目前都不支持。

 

 

 ▲UCIe支持的封装方式

先进制程停滞背景下，chiplet面临着很好的机会，但中国面临的最现实问题，不是先进制程停滞，而是先进制程被禁运了怎么办？

战略风险在于，倘若UCIe支持的三种先进封装技术被禁运，大陆厂商想用UCIe协议，只能采用标准封装的方式。而采用标准封装方式的chiplet间互连带宽，仅有采用先进封装带宽的1/6，性能大幅缩水。在标准组成上，UCIe主要由D2D适配层、物理层（含封装）组成，图中虚线以上是既有协议，CXL或PCIe。中国的《小芯片接口总线技术要求》也有类似的组成，由链路适配层、物理层及封装组成。

 

 

 ▲UCIe分层协议的组成

两个标准的关键区别之一在于，UCIe在D2D组成的芯片中，加入了一种叫retimer的功能芯片定义，负责把信号由并行转成串行，然后以更高速度传送到较远的地方。这个目的主要是为了实现英特尔自身在数据中心中CPU和内存解耦、资源池化方案。

国内《小芯片接口总线技术要求》则不包括这部分内容，而是一个纯粹的D2D互连标准。中国的标准更加符合国情。比如在物理层，国内chiplet标准同时支持单端信号和差分信号，单端的信号是一根线，差分信号是一对线，可以把信号传的更远一点。

通过chiplet将两个芯片互连，只要支持差分信号，就能使国内某些加速器芯片厂商实现将相同的芯片通过差分信号接口相连，以拓展总体性能的目的。这种先用成熟工艺做出小芯片、再用先进封装技术把拼在一起的方式更加廉价经济，可替代采用7nm、5nm先进制程工艺生产芯片的昂贵方案。上周苹果最新推出的最强电脑芯片M1 Ultra，其实现方式与国内的chiplet标准更为类似。

而UCIe只支持通过单端信号实现D2D互连，与国内厂商的现阶段诉求不一致，实用性欠佳。国内chiplet标准既支持像台积电CoWoS等先进封装方式，也支持国内先进封装方法的最新积累，这样国内企业万一被施加技术限制，至少还有个备用方案，而不至于措手不及。

04.chiplet是中国必须抓住的技术机会

“认为，集成电路互连技术现阶段对国家的价值，主要是解决完全无法使用先进制程的问题，如采用28nm的芯片，通过chiplet的方式，使其性能和功能接近16甚至7nm工艺的芯片性能。”，以先进制程节点演变为特点的传统集成电路工业，是物理化学学科的高度发展结晶，产业链条又大部分分布在美国、欧洲、日本，很难一下子在几年内就缩短距离。

倘若先进制程技术的供应受阻，国内厂商可以借助集成电路互连技术，绕道达成性能目标——通过集成电路互连技术把采用成熟工艺制程的芯片连接在一起，在先进封装技术的支持下，实现或接近实现一个需要采用先进制程做出的芯片性能，就有可能走出一条绕过技术封锁的新路径。

他谈道，虽说芯片功耗可能会相对较高，但毕竟“天下没有免费的午餐”，这种技术手段至少使能越过先进制程被禁的问题，因此，chiplet是中国面临的一个绝佳技术机会，一定要抓住。“在现有的形势下，必须打造中国原生的技术标准，在特殊情况发生的时候以备不测。同时也要保持开放的心态。”，“对一切能够帮助提升标准的技术含量和质量的组织和个人，都持欢迎的态度。”他提到中国从来没有排斥过西方标准，然而从事实来看，UCIe对大陆厂商不能算作“友好”，由美国企业主导的“开放生态联盟“可以实现西方意识形态范围之内的开放，但是对中国而言，盲目相信美国企业的开放，是非常危险的一件事情。

需明确的是，chiplet不是一种谁都能做的芯片，也不是所有类型的芯片都能从这一技术方向受益。张先扬告诉，chiplet目前主要针对一些超贵的芯片，其主要优势是产品开发周期短、成本相对低，但要投入这一技术，存在前期开发投入大、成本优化有限等问题。 

从产业角度来看，目前只有具有强大设计能力的公司可以做chiplet。加入国内chiplet标准联盟也并非零门槛。“要求是，或者是chiplet的技术组件供应者，或者是用户，除此之外，并没有其他的门槛，希望大家能多贡献。”。他谈道，目前，制订标准的难度主要在于，一方面需要十分有经验的技术专家，但国内相应的人才仍很欠缺；另一方面，由于历史原因，在国内，制订chiplet标准所需的IP成员依然十分匮乏，比如能够做物理层技术的公司只有几家，远远不够。

同时，国内标准工作组计划在今年年中启动围绕标准的技术验证工作，组织参与企业共同完成技术验证，做一个能真正落地的标准，其中部分经费由无锡芯光互连技术研究院提供。即将进入征求意见阶段的标准草案，预计将于今年第二季度完成技术验证的计划制订，年底前完成技术验证，并完成标准文本的确定，进行标准第一个版本的发布工作，首个版本发布即可用。下一步，将围绕技术标准，开发相应的参考设计，并孵化相应的企业，以推动中国集成电路行业围绕集成电路互连技术形成更加广泛的社会分工。

05.结语：路漫漫其修远兮

国内《小芯片接口总线技术要求》标准制定工作的开展，是中国在探索新一代芯片技术发展道路上的重要尝试，尤其在地缘纷争频发的国际背景下，这一尝试颇具战略意义。

 谈及更长远的目标，希望能在3-5年之内，首先使中国计算机互连技术联盟内部的芯片设计成员能够使用这个标准。“但是做到像PCIe、CXL这样的普及程度，还需要更长时间，也需要国内企业的支持。”他提到一个客观难点，尽管很多国内企业已经意识到chiplet标准很重要，但对于一些仍处在求生存阶段的芯片厂商来而言，这个标准并不能帮解决眼前的生存问题。“从土壤看，国内比以前强了很多，比理想的目标还有距离。但是觉得，不放弃，一直做下去，还是会有一些成效的。”。

UCIe白皮书：Chiplet技术标准及生态

 

 UniversalChiplet Interconnect Express (UCIe)® 是一个开放的行业互连标准，可以实现小芯片之间的封装级互连，具有高带宽、低延迟、经济节能的优点。能够满足整个计算领域，包括云端、边缘端、企业、5G、汽车、高性能计算和移动设备等，对算力、内存、存储和互连不断增长的需求。UCIe 具有封装集成不同Die的能力，这些Die可以来自不同的晶圆厂、采用不同的设计和封装方式。

实现Chiplets封装集成的动机

戈登·摩尔在其论文 “Crammingmore components onto integrated circuits” （于1965年4月19日发表在Electronics第38卷第8期）中开创性地指出：集成电路中晶体管的数量每两年会增长一倍，50年过去了，这个被称为“摩尔定律”的理论坚持到如今，已经摇摇欲坠。在同一篇论文中，戈登·摩尔预测了“结算日”的到来，指出：用多个独立封装的小功能单元互连构建大型系统的方法可能会更经济。这种多Die集成的模式如今已经被运用到了一些主流的商业产品中，比如消费级CPU、服务器 CPU、GP-GPU 等。

实现Chiplets封装集成的动机有很多。为了满足不断增长的性能需求，芯片面积不断增加，有些设计甚至会超出掩模版面积的限制，比如具有数百个核心的多核 CPU，或扇出非常大的交换[曹1] 电路（Switch）。即使在设计不超过面积限制的情况下，改用多个小芯片集成封装的方式也更有利于提升良率，实现芯片的跨市场复用。另外，多个相同Die的集成封装能够适用于大规模的应用场景。

 

 图1：UCIe开启开放式封装级生态系统交付平台

实现Chiplet封装集成的另一个动机是为了从产品和项目的角度降低整体投资组合成本，并抢占产品市场。例如，图 1 所示的处理器核心可以最先进的工艺节点，用更高的成本换取极致的节能性能，而内存和 I/O 控制器功能可以复用已经建立好的旧工艺节点（n -1 或 n-2)。采用这种划分方式，可以减小Die的面积，从而提高产量。如图 2 所示，跨工艺节点的 IP 移植成本很高，而且随着工艺节点的进步，该成本增长非常迅速。若采用多Die集成模式，由于Die的功能不变，不必对其IP进行移植，便可在节省成本的同时实现抢占市场的可能。Chiplet封装集成模式还可以使用户能够自主选择Die的数量和类型，从而针对不同的产品类型做出不同的权衡。例如，用户可以根据自己的具体需求挑选任意数量的计算、内存和I/O Die，并无需针对具体需求进行Die的自主设计，这有利于降低产品的SKU成本。

Chiplet的封装集成允许厂商能够以快速且经济的方式提供定制解决方案。如图 1 所示，不同的应用场景可能需要不同的计算加速能力，但可以使用同一种核心、内存和 I/O。Chiplet的封装集成还允许厂商根据功能需求对不同的功能单元应用不同的工艺节点，并实现共同封装。例如，内存、逻辑、模拟和光学器件可以被应用不同的工艺技术，然后和Chiplet封装到一起。由于相比板级互连，封装级互连具有线长更短、布线更紧密的优点，因此，像内存访问这种需要高带宽的应用场景都可以以封装级集成的方式实现（例如HBM，High Bandwidth Memory）。

UCIe是封装互连的战略性成果，以前瞻性的方式渗入各种应用模型，并蓄势待发，志在扭转行业未来。

导致行业广泛采纳一种标准的因素

图2展示了成功建立一个生态系统的秘诀。数十年来，开放的生态系统不断蓬勃发展，涌现出了像PCI Express®, Universal Serial Bus®, Computer ExpressLink (CXL)这样的优秀的外设互连标准，正是在创建和推动这个生态系统的过程中，通过系统的实践学习，创造出了UCIe。

 

 图2：不同工艺节点的设计成本 (来源: IBS, 引自IEEEHeterogeneous Integration Roadmap)

一个开放的行业标准对于发展健康的生态系统至关重要，其定义了能够适应广泛用途且具有高标准关键性能指标 (KPI) 的规范，以及全面的合规性和互通性机制。UCIe 规格书修订版 1.0 包含行业领先的 KPI、调试支持和合规性注意事项。在整个行业中，作为涵盖制造、组装和测试公司的封装级裸芯集成技术目前已然成熟。大部分代工厂以及市场上的外包半导体组装和测试 (OSAT) 公司使用专有互连技术以提供高性能产品。UCIe 作为行业领导者共同努力开发的结果，是一种用于Chiplet快速互连和无缝交互的通用标准，其中用于互连的Chiplet可以采用不同工艺、来自不同厂商。虽然UCIe 发起人涵盖云服务、半导体制造、OSAT、IP 供应商和芯片设计人员等多个交叉领域，但 UCIe 联盟对所有人开放。UCIe有望成为chiplet的封装级互连标准，实现chiplet开放生态的蓬勃发展。

 

 图3：一个成功的具有高可互通性的Chiplet生态应该具备的要素

由 UCIe 1.0 规范驱动的应用模型和 KPI

UCIe 是一种分层协议，分为物理层、Die-to-Die 适配器和协议层，如图 4a 所示。物理层负责处理电信号、时钟信号、链路训练和边带信号等。Die-to-Die 适配器则为chiplet提供链路状态管理和参数调整。其通过循环冗余校验 ( cyclic redundancy check：CRC) 和链路级重传机制保证数据的可靠传输。除此之外，Die-to-Die 适配器配备了底层仲裁机制用于支持多种协议，以及通过数据宽度为256字节的微片（FLIT)）进行数据传输的底层传输机制。

在现有的生态中，PCIe和CXL协议已经被广泛部署在几乎所有的板级计算单元上，因此UCIe通过在协议层本地端提供PCIe和CXL协议映射，以利用现有的生态和资源来确保各互连设备之间的无缝交互。借助于PCIe和CXL，可以将已部署成功的SoC构建、链路管理和安全解决方案直接迁移到UCIe。因此UCIe可提供丰富的应用模型：通过PCIe/CXL.io（CXL子协议，下文中地Cache.Mem和Cache.cache同属此列）解决直接内存访问的数据传输、软件发现、错误处理等问题；主机内存则通过CXL.Mem访问；对缓存由特殊要求的加速器等应用程序可以使用 CXL.cache对主机内存进行高效地缓存。UCIe 还定义了一种“流协议”，可用于映射任何其他协议。此外，随着使用模型的发展，UCIe联盟可以通过不断创新来对Chiplet互连技术进行优化。

UCIe 1.0定义了两种类型的封装，如图4b所示。其中标准封装(2D)成本效益更高，而更先进的封装（2.5D）则是为了追求更高的功率。在实际的设计中，由多种商用的封装方式可供选择，图表中仅展示其中一部分。UCIe规范支持这些类别中所有类型的封装选择。

 

 图4：UCIe : 层级化的协议和多种封装类型

UCIe支持两种板级的使用方式。第一种是封装级的集成方式，其目的是拥有更强的能源效率和更高的性价比，如图5a所示。附加在板子上的元件（例如内存，加速器，网络设备，调制解调器等等）可以被集成在各种板子上，从便携式设备到高端服务器均可，其中的裸片的来源各不相同，并且拥有不同的封装选项即便是在同一个封装内。第二种使用方式是使用非封装的连接方式，使用不同类型的媒介（例如光，电缆，毫米波）等等使用UCIe 重定时器来传输下层协议（例如PCIe，CXL），在整机甚至是机组层来启用资源池，资源分享，甚至是通过载入-储存语义实现超越板卡结点层到整机/机组层的信息传输使得在边缘计算或是数据中心中的应用拥有更好的能源效率和性价比。

 

 

 图5：UCI支持的使用方式：封装级的集成或是使用不同媒介的非封装的连接（例如（光，毫米波，电缆）

UCIe支持不同的数据传输速率，位宽，凸点间隔，还有通道，来保证最广泛的可行的互用性，详细描述如表1所示。定义了一个边带接口使设计和验证变得容易。UCIe 互联的单簇的组成单元是包含了N条单端，单向，全双工的数据线（标准封装选项中N=16，高级封装选项中N=64），一条单端的数据线用作有效信号，一条线用于追踪，每个方向都有一个差分的发送时钟，还有每个方向的两条线用于边带信号（单端，一条是800MHz的时钟，一条是数据线）。高级封装选项中支持把空闲的线束作为错误处理线束（包括时钟，有效信号，边带信号等等），标准封装选项中支持位宽退化来处理错误。多簇的UCIe 互联可以组合起来在每条连接链路上提供更优的性能，如图6所示。

 

 

 表1：UCIe的特征和关键性能指标

表1概括了两种封装选项的关键性能指标。一片拥有标准封装选项的设计可以与任何其他拥有标准封装选项的设计进行交互。类似地，一片拥有高级封装选项地设计也可以和任何其他拥有高级封装地设计进行交互，即使凸点间隔的宽度从25u到55u不等。应该指出的是KPI表谨慎地估计了目前最宽的凸点间隔的性能。举个例子，高级封装选项中使用了45u。带宽密度将提升到3.24倍如果使用更密的凸点间隔为25u的封装。即便是在45u，1300+的带宽密度（线性的或是面积）也约等于目前所能实现的最高效率的PCIe SERDES的20倍。类似的，PCIe的PHY目前的~10pJ/b能源效率也可以通过基于UCIe的设计降低到原先的1/20，这归功于更短的通道接触。UCIe也使得一条线性的电源-带宽消耗曲线有更快的开关时间（对于基于SERDES的设计来说为亚纳秒乘以微秒的级别），将节省90+%的能源。因此，不但自己是低功耗的，还能在能源节约上有出色的表现，兼顾极佳的能源效率和出色的性能。对于先进技术而言，这些能源节约有十分重大的意义。在近10年的末尾，UCIe1.0被定义用来满足这些大范围的挑战性应用工程的需求。

 

 

 图6：簇的宽度，每个封装选项中1，2或4簇都可以联合起来，实现更大的带宽。

总结

为了使得计算组合设备能够持续得到创新，一个开放的芯粒生态系统成为了一项巨大的需求。UCIe 1.0兼顾了极佳的能源效率和性价比。一个开放的标准，拥有一个即插即用的模型，同时参考了几个成功的标准，由工业界领先团队提出，确保能在未来得到广泛的使用。可以预见未来的创新将在芯粒层面上产生，不同芯粒组合的可适配性将满足客户的不同应用需求。

在未来，期望联盟产生更多的高能效和性价比的解决方案，因为凸点间隔的宽度会持续缩小，3D封装会变成主流。从延迟，带宽和能源效率的角度来看这些将要求宽的链路运行地更慢，并且裸片的连接将会更加紧密。先进的封装和半导体制造技术将会在未来的10年在计算界掀起新的革命。UCIe已经蓄势待发，准备开启生态系统的创新来利用这些技术。当这些先进技术出现时，UCIe能跟上脚步。

Chiplet发展现状及展望

自2017年AMD采用Chiplet（小芯片、晶粒、芯粒）的EPYC服务器CPU取得成功之后，Chiplet获得了业界的持续关注。继AMD之后，Marvell、Intel、Nvidia等多家公司也陆续展示或布局了Chiplet技术¹，未来apple也有望推出基于Chiplet技术的芯片。那什么是Chiplet？为何Chiplet引起学术界和业届的重视并被认为是解决摩尔定律的发展路径之一？本文将简要对Chiplet以及其面临的挑战和发展潜力做介绍。

简单地讲，Chiplet（小芯片、晶粒、芯粒）技术像搭积木一样，把一些预先生产好的实现特定功能的芯片裸片(die)通过先进的集成技术(比如3D integration)集成封装在一起形成一个系统芯片²。而这些基本的die就是Chiplet。从这个意义上来说，Chiplet就是一种新的IP(IntelligentProperty)复用模式，即硅片级别的IP复用。

 

 图1 3D Chiplet 设计理念示意图

来源：AMD 半导体中的IP核是指具有知识产权核的集成电路的总称，是集成电路设计中已经过验证的、可以重复使用的具有某种特定功能的集成电路设计模块。半导体中IP核可分为三类，即软核(Soft IP Core)、固核(Firm IP Core)和硬核(Hard IP Core)，其中硬核更易于实现IP的保护，可移植性强，成本高；而软核的IP保护相对差，但灵活度高，成本低；固核则介于软核核硬核之间。 不同于软核、固核还是硬核的半导体IP核通常是以软件形式提供的，Chiplet则是以芯片裸片的形式提供。 图2 不同IP核比较来源：公开资料

 

 在集成电路设计中使用IP核，能够减少设计周期和降低设计风险，并大大缩短产品上市时间。由于成本和开发难度的急剧增加，IP核对于复杂SoC的设计不可或缺，因此在集成电路中的应用也越来越广泛。随着摩尔定律的演进放缓，Chiplet作为硅片级别的IP可以通过多种集成，使系统空间内的密度持续增长，被认为是未来芯片的基础技术之一。 

 为何使用Chiplet

 自1965年摩尔定律提出以来，工艺微缩(process shrinking)不断推动着摩尔定律的演进，近些年随着晶体管物理极限的逼近，先进制程相关的成本和复杂度大幅提高，先进技术节点SoC(system on chip)的开发难度也大幅增加，带来良率、成本以及开发周期等各方面的挑战。

 

 

 图3 先进制程SoC设计成本显著提升来源：International Business Strategies (IBS)

根据IBS，65nm技术节点芯片设计成本2,850万美元，而16nm技术节点芯片的设计成本则达到了1.06亿美元，5nm芯片的设计成本更是高达5.4亿美元，先进制程芯片的设计成本随着技术节点的演进而显著增长³，能够负担的厂家也越来越少。

 

 图4 先进制程芯片的制造成本随工艺节点的变化来源：AMD

根据AMD，仅靠增加SoC的die尺寸在先进制程的成本会大幅增长，同样面积的die 使用7nm制程的成本是45nm的4倍左右, 5nm制程则是45nm的5倍左右。 为了继续推进摩尔定律的演进，异质集成，多小芯片架构(heterogenous,multi-chiplet architectures)设计理念被业界提出并已经取得了部分应用的成功，为低成本延续摩尔定律和高性能芯片的设计提供了另一种方案。相比于单片SoC(monolithic SoC),Chiplet的优势主要包括降低成本、设计灵活以及降低开发难度和缩短开发时间。

（一）降低成本

晶圆制造中，尺寸小的die良率天然会更高，着意味着芯片成本的降低，尤其是在先进制程成本大幅上升的情况下。 图5 小尺寸与大尺寸die对于芯片利用面积对比来源: WikiChip

 

 对于12英寸的晶圆，中等尺寸die 18mm x 20mm(360 mm²)可以切割150颗，而其四分之一大小的die 9.5mm x 10.5mm(~99 mm²)可以切割622颗，芯片的利用面积可以提升14%⁴。 图6 Chiplet良率与Monolithic芯片设计良率对比来源：Wikichip

 

 相比于360mm²的monolithic（单体）芯片，4-Chiplet(99 mm²)的良率提升超过2倍至37%。尽管需要额外10%的面积(4个Chiplet 396 mm²需要36mm²硅片面积)用于Chiplet之间的通信连接，使用Chiplet设计方法在良率和成本方面仍有巨大的提升⁴。

根据AMD，以Chiplet方法制作第一代EPYC处理器时，会需要比单一芯片多出10%的硅晶圆面积做为裸晶对裸晶(die to die)的通讯功能区块、冗余逻辑(redundant logic)以及其他附加功能，但最后整个Chiplet形式处理器的芯片成本，仍比单芯片处理器节省了41%⁵，这是巨大的成本节省。

（二）设计更加灵活

使用Chiplet设计，可以将不同厂商，不同工艺节点的模块集成在一起，使得芯片设计更加灵活。

 

 

 图7 AMD 第二代EPYC混合die封装示意图（a）及其系列产品之一EPYC 7002照片（b）

来源：AMD

上图中AMD 第二代服务器EPYC CPU的计算核心CCD(Core Complex Die)采用了TSMC的7nm工艺，而I/O die则采用了Global Foundry的14nm工艺，增加了设计的灵活性。此外，由于I/O使用了不那么先进的制程，也可以进一步降低成本。

（三）降低设计难度和缩短设计时间

模块化的die可以进行复用，甚至直接从第三方购买，因此能够降低大规模芯片设计的门槛，同时也缩短了开发的周期。 由于具备以上优势，预计Chiplet市场将迎来快速发展。

 

  图8 Chiplet市场规模来源：Omida

据Omdia报告，2018年Chiplet市场规模为6.45亿美元，预计到2024年会达到58亿美元，2035年则超过570亿美元⁶。 

Chiplet发展现状及面临的挑战

（一）发展现状^{7, 8}

2011年，Xilinx推出了4个die的Chiplet FPGA Virtex-7 2000T，对Chiplet技术进行了探索。2015年，Marvell创始人周秀文在ISSCC 2015上提出了MoChi(模块化芯片)架构概念。 AMD则是最早将Chiplet应用于商业产品，平衡了自身成本、性能和功耗，获得了巨大的成功。2019年之后AMD全面采用Chiplet技术，推出了基于Zen 2架构的消费级和服务器CPU；2020年及2021年AMD又推出了基于Zen 3架构的CPU，其x86 CPU的市占率不断提升, 截止至2021四季度已经达到历史新高⁷。 随后，英特尔也快速采用Chiplet技术，并免费提供了AIB(Advanced Interface Bus)总线接口许可，以支持Chiplet生态建设。2018年，英特尔将EMIB(嵌入式多硅片)技术升级为逻辑晶圆3D堆叠技术。2019年，英特尔推出Co-EMIB技术，能够将两个或多个Foveros芯片互连。2.5D和3D封装技术的发展也推动了Chiplet生态的建立。2020年6月，英特尔正式发布Lakefield芯片，这是首款基于Foveros 3D立体封装技术的芯片，采用1个大核+4个小核的混合CPU设计。

 

  图9 Lakefield CPU结构示意图来源：Intel

除了英特尔，台积电提出了2.5D CoWoS封装技术和3D SoIC封装技术；三星则提出了3D封装技术X-Cube。 

图10 TSMC Chiplet 2.5D CoWoS与3D SoIC封装示意

 

 图来源：TSMC 在接口方面，2018年7家公司联合成立ODSA(Open Domain-Specific Architecture)组织，制定Chiplet开放标准、促进Chiplet生态、催生低成本SoC替代方案。目前，该组织会员已超过50家。

2019年，英特尔携手阿里巴巴、思科、戴尔、Facebook、谷歌、HPE、华为以及微软成立Compute Express Link(CXL)开放合作联盟，实现CPU与GPU、FPGA等专用加速器之间的高速、高效互连。此外，美国国防部高级研究计划局(DARPA)2017年推出的CHIPS战略计划(通用异构集成和IP重用战略)则试图将Chiplet技术推上战略统一和生态构建的层面。DARPA瞄准Chiplet这一技术趋势，试图构建围绕和利用Chiplet技术的一系列生态及应用。 

（二）面临的挑战^9,10

Chiplet虽然有诸多优势，但仍处于发展的早期，面临着来自互连接口与协议、封装技术以及质量控制等方面挑战。 第一，Chiplet的封装和互连/接口技术尚缺乏统一的标准。封装方面，目前各大厂商都有自家的封装方案，尽管各家的名称不同，但归总离不开硅通孔、硅桥和高密度扇出(FO，Fan-out)技术，不管是裸片堆叠还是大面积拼接，都需要将互连线将变得更短，要求互连线做到100%的无缺陷，否则整个芯片无法工作。 芯片的互连方面，Intel推出了AIB解决方案，包括AIB base和AIB plus，分别适用于轻量级的应用和高速应用。Optical Internetworking Forum则正在开发一种CEI-112G-XSR的互连技术，ODSA则正在开发Bunch of Wires (BoW) and OpenHBI两种接口/互连技术。不同的封装技术和互连技术，使得将不同厂商的Chiplet集成在一起存在操作上的挑战，这也是为什么目前看不到很多Chiplet芯片的原因之一。 第二，裸芯片的质量保障问题。相对传统软IP，Chiplet是经过硅验证的裸芯片，可以保证物理实现的正确性。但如果其中的一个裸芯片有问题，则整个系统都会受影响，代价很高。因此要保证Chiplet 100%无故障，尤其是保证初创公司或小公司的Chiplet 100%无故障是很大的挑战。质量保障也包括集成后的测试，封装后，可能有部分Chiplet可能完全无法直接从芯片外部管脚直接访问，给芯片测试带来的新的挑战。 第三，散热问题。几个甚至数十个裸芯片封装在一个有限的空间中，互连线非常短，使得散热问题变得更为棘手。 第四，芯片网络问题。尽管每个Chiplet本身设计不会发生死锁，其通信系统都可以很好地工作，但是当全部连接在一起形成芯片网络时，就可能出现了交通死锁与流量堵塞问题。AMD研究人员提出了一种消除死锁难题的方案，如果能够彻底解决死锁问题，那么Chiplet将为未来计算机设计的发展带来新的动力。第五，供应链重塑问题。在Chiplet模式下，EDA工具提供商、芯片提供商、封测提供商都要有所改变，以适应Chiplet发展的需求。比如Chiplet模式中出现的问题可能最终都需要通过EDA工具的改进来给出答案，需要EDA工具从架构探索、到芯片实现、甚至到物理设计提供全面支持。还有来自不同的芯片提供商的裸芯片进入封装提供商工厂的进度同步问题等等。 

 

结语

尽管Chiplet技术还存在一些尚未解决的技术问题，例如缺少标准的互连接口和封装术，包括EDA工具在内的供应链仍需进一步完善等，但Chiplet已经在多个应用领域展现出了良好的效能及性价比。Chiplet面临的一些挑战并非不可逾越，多家芯片公司以及机构正在努力解决这些问题。

虽然很难预料Chiplet市场走向成熟还需要多长时间，认为未来几年Chiplet将会有越来越多的应用，并有望成为推动摩尔定律演进的基础技术之一。

 

 

参考链接

https://www.eefocus.com/analog-power/514892

https://mp.weixin.qq.com/s/ort8p-GEN-DDAfusPJHibQ

https://mp.weixin.qq.com/s/RyDYq-Iu0WSXQXA0EUHqsw

参考资料：

1. http://www.ce.cn/cysc/tech/gd2012/202109/07/t20210907_36889622.shtml;
2. https://picture.iczhiku.com/weixin/message1581994839165.html;
3. https://www.extremetech.com/computing/272096-3nm-process-node;
4. https://en.wikichip.org/wiki/chiplet;
5. https://www.eet-china.com/news/202103101533.html;
6. https://www.electronicsb2b.com/industry-buzz/chiplet-revenue-to-reach-57-billion-by-2035-omdia/;
7. https://www.tomshardware.com/news/intel-amd-4q-2021-2022-market-share-desktop-notebook-server-x86;
8. http://www.semiinsights.com/s/electronic_components/23/40668.shtml;
9. https://m.gelonghui.com/p/310510;

10. https://semiengineering.com/the-good-and-bad-of-chiplets/

 

 

脚本宝典总结

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